Synopsys, Inc. anunció hoy la disponibilidad inmediata de su compilador DesignWare® DDR PHY compatible con DDR2, DDR3, LPDDR y LPDDR2 SDRAM.
Synopsys, Inc. anunció hoy la disponibilidad inmediata de su compilador DesignWare® DDR PHY compatible con DDR2, DDR3, LPDDR y LPDDR2 SDRAM. El compilador DesignWare DDR PHY proporciona a los diseñadores una GUI basada en web para ensamblar DDR PHY de alto rendimiento personalizados para su sistema en chip (SoC). El compilador DesignWare DDR PHY evalúa más de 60 variables, lo que permite una evaluación ilimitada de escenarios hipotéticos. La salida del Compilador PHY es un DDR PHY duro personalizado optimizado para la aplicación de destino.
“Como integrador de diseño sin fábrica líder, GUC se compromete a proporcionar a nuestros clientes diseños de alta calidad”, dijo el Dr. Keh-Ching Huang, director de marketing y planificación de soluciones IP de Global UniChip. “El compilador DesignWare DDR PHY de Synopsys nos ayudó a resolver lo que antes era una tarea muy compleja y que requería mucho tiempo. Usamos el compilador para refinar DesignWare DDR PHY y llegar a la implementación ideal de PHY, lo que nos ahorró mucho tiempo y esfuerzo”.
La GUI del compilador DDR PHY de DesignWare, que es compatible con los productos IP DesignWare DDR2/3-Lite, DDR 3/2 y DDR multiPHY, guía a los usuarios a través de una serie de decisiones a medida que construyen un DDR PHY a partir de componentes IP duros, como E/S DDR específicas de la aplicación. Los diseñadores pueden controlar múltiples variables, como los tipos de DRAM admitidos (DDR3, DDR2, DDR móvil, LPDDR2, etc.), el nodo de proceso y de fundición, el ancho del canal de memoria, la relación potencia-señal, los requisitos de potencia del núcleo y otras variables de ubicación física. El compilador DesignWare DDR PHY genera una imagen lista para ver del diseño DDR PHY, la lista de pines, el área, el informe de energía, el guión de ubicación y el modelo RTL del PHY.
“Las interfaces DDR son un componente crítico de la mayoría de los SoC, especialmente el anillo de E/S, y pueden tener un impacto significativo en el tamaño del troquel y las capacidades de un diseño”, dijo John Koeter, vicepresidente de marketing del grupo de soluciones de Synopsys. “Synopsys desarrolló DesignWare DDR PHY Compiler para satisfacer las necesidades de los clientes de DDR PHY específicas de la aplicación que cumplan con los estrictos requisitos de energía y área”.
La completa oferta DesignWare DDR IP de Synopsys consiste en un controlador digital y PHY IP compatible con DDR, DDR2, DDR3, Mobile DDR y LPDDR2. DesignWare DDR PHY IP es compatible con tecnología de procesos de vanguardia y cuenta con interfaces compatibles con DFI 2.1. El controlador IP de protocolo y memoria DDR universal DesignWare de Synopsys complementa DesignWare DDR PHY IP para proporcionar una solución de interfaz DDR completa de un único proveedor de IP. Synopsys ayuda a reducir el riesgo de integración proporcionando soluciones DDR IP de alta calidad que se han implementado en cientos de aplicaciones y se envían en grandes cantidades.