El SMV512K32 es un SRAM CMOS asíncrono de alto rendimiento organizado como 524,288 palabras x 32 bits. Un pin se puede seleccionar entre dos modos: maestro o esclavo. La selección del dispositivo maestro proporciona opciones de depuración EDAC autónomas definidas por el usuario. La selección del dispositivo esclavo emplea una función de limpieza a pedido que puede ser iniciada por el dispositivo maestro. 3 ciclos de lectura y 4 ciclos de escritura están disponibles según las necesidades del usuario.El SMV512K32 es un SRAM CMOS asíncrono de alto rendimiento organizado como 524,288 palabras x 32 bits. Un pin se puede seleccionar entre dos modos: maestro o esclavo. La selección del dispositivo maestro proporciona opciones de depuración EDAC autónomas definidas por el usuario. La selección del dispositivo esclavo emplea una función de limpieza a pedido que puede ser iniciada por el dispositivo maestro. 3 ciclos de lectura y 4 ciclos de escritura están disponibles según las necesidades del usuario.
*característica*
* 20 ns de lectura, 13,8 ns de escritura con tiempo de acceso máximo
* Funcionalmente compatible con dispositivos SRAM de 512K x 32 listos para usar
* EDAC incorporado (Detección y corrección de errores) para mitigar errores leves
* Motor de fregado incorporado para corrección autónoma
* Niveles de entrada y salida compatibles con CMOS, bus de datos bidireccional de tres estados
** 3,3 ±0,3-VI/O, 1,8 ±0,15-V núcleo
* Rendimiento de radiación La inmunidad a la radiación es típica según la calificación inicial del dispositivo. Datos de radiación y pruebas de aceptación de lotes disponibles; comuníquese con la fábrica para obtener más detalles.
*Usando tecnología Substrate Engineering y Radiation Hardened by Design (HBD)TM y diseño de memoria bajo acuerdo de licencia con Silicon Space Technology (SST).
* Inmunidad TID > 3e5 rad (Si)
* SERLET = 110 MeV (T = 398K)
*Disponible en paquete plano cuádruple de cerámica de 76 minas