El SMV512K32 es un SRAM CMOS asíncrono de alto rendimiento organizado como 524,288 palabras x 32 bits. Un pin se puede seleccionar entre dos modos: maestro o esclavo. La selección del dispositivo maestro proporciona opciones de depuración EDAC autónomas definidas por el usuario. La selección del dispositivo esclavo emplea una función de limpieza a pedido que puede ser iniciada por el dispositivo maestro. Se pueden usar tres ciclos de lectura y cuatro ciclos de escritura (ver a continuación) según las necesidades del usuario.
El SMV512K32 es un SRAM CMOS asíncrono de alto rendimiento organizado como 524,288 palabras x 32 bits. Un pin se puede seleccionar entre dos modos: maestro o esclavo. La selección del dispositivo maestro proporciona opciones de depuración EDAC autónomas definidas por el usuario. La selección del dispositivo esclavo emplea una función de limpieza a pedido que puede ser iniciada por el dispositivo maestro. Se pueden usar tres ciclos de lectura y cuatro ciclos de escritura (ver a continuación) según las necesidades del usuario.
característica
- 20 ns de lectura, 13,8 ns de escritura con tiempo de acceso máximo
- Funcionalmente compatible con comerciales.
- 512K × 32 dispositivos SRAM
- EDAC incorporado (Detección y corrección de errores) para mitigar errores leves
- Motor de fregado incorporado para corrección autónoma
- Niveles de entrada y salida compatibles con CMOS, bus de datos bidireccional de tres estados
- 3,3 ±0,3-VI/O, 1,8 ±0,15-V núcleo
- Rendimiento de radiación(1)
- Utilice ingeniería de placa y diseño endurecido (HBD). (2)
- Inmunidad TID > 3e5 rad (Si)
- SER < 5e-17 alteraciones/bit-día (núcleo con EDAC y depuración)(3)
- Inmunidad de enclavamiento > LET = 110 MeV (T = 398K)
- Disponible en paquete plano cuádruple de cerámica de 76 minas