Tektronix, Inc. anunció que exhibirá su solución de depuración de prototipos ASIC Certus 2.0 recientemente anunciada en la Conferencia de automatización de diseño 2013, del 2 al 6 de junio en Austin, Texas, stand 819. DAC es la principal conferencia dedicada al diseño y la automatización de sistemas electrónicos. (EDA), Sistemas Embebidos y Software (ESS), y Propiedad Intelectual (IP).Tektronix, Inc. anunció que exhibirá su solución de depuración de prototipos ASIC Certus 2.0 recientemente anunciada en la Conferencia de automatización de diseño 2013, del 2 al 6 de junio en Austin, Texas, stand 819. DAC es la principal conferencia dedicada al diseño y la automatización de sistemas electrónicos. (EDA), Sistemas Embebidos y Software (ESS), y Propiedad Intelectual (IP).
Mostrado por primera vez en la Design Automation Conference (DAC), el paquete de software Certus 2.0 y la instrumentación integrada basada en RTL permiten una visibilidad completa de nivel RTL, lo que hace que la visibilidad dentro de la FPGA sea una característica de la plataforma de creación de prototipos y cambie fundamentalmente el flujo de creación de prototipos ASIC. Esta visibilidad a nivel de simulación permite a los ingenieros diagnosticar múltiples defectos en un día, en lugar de tomar una semana o más con las herramientas existentes.
“El ecosistema FPGA carece de la capacidad de depurar proactivamente los prototipos ASIC”, dijo Dave Farrell, gerente general del Grupo de instrumentación integrada de Tektronix. “Los asistentes a DAC podrán ver de primera mano cómo Certus 2.0 puede cambiar fundamentalmente el flujo de creación de prototipos ASIC y mejorar drásticamente la productividad de depuración”.
*estrategia de depuración proactiva*
Certus 2.0 permite a los diseñadores medir automáticamente todas las señales que pueden requerirse en cada FPGA en un prototipo ASIC de múltiples FPGA con bajo impacto en la LUT de FPGA. Esto permite una estrategia proactiva de depuración e instrumentación, eliminando la necesidad de volver a compilar el FPGA cada vez que desee depurar un nuevo comportamiento. Esto fue típicamente de 8 a 18 horas de trabajo doloroso con herramientas tradicionales. Otras características clave son:
* Identificación automática e instrumentación de señales RTL basadas en el tipo y el nombre de la instancia, como flip-flops, máquinas de estado, interfaces, enumeraciones, etc.
* Captura y compresión rápida en chip de segundos de datos sin consumir hardware externo especial o recursos de E/S de FPGA
* La activación avanzada en chip lleva el poder de los métodos de activación del analizador lógico a la instrumentación integrada
* Proporciona una vista de todo el sistema de todo el diseño de destino con resultados de captura correlacionados con el tiempo en dominios de reloj y múltiples FPGA
Certus 2.0 se ejecuta en plataformas de creación de prototipos ASIC comerciales o personalizadas existentes y no requiere conectores, cables ni hardware externo especiales.