El nuevo y rápido diseño de controlador IP proporciona bajo consumo de energía, baja latencia y número reducido de puertas.
Tecnología SmartDVla opción probada y confiable para el diseño y la verificación de la propiedad intelectual (IP), anunció hoy una nueva IP de diseño para los controladores DDR5 y LPDDR5 SDRAM.
Los IP de diseño DDR5 y LPDDR5 rápidos y eficientes proporcionan baja potencia y latencia, recuentos de puertas reducidos para aumentar el ancho de banda de la interfaz de memoria y son totalmente compatibles con las últimas especificaciones DDR5 y LPDDR5. Esta IP apunta a múltiples aplicaciones, como computación de alto rendimiento, redes, dispositivos portátiles, IoT y dispositivos móviles, y se puede personalizar rápidamente para satisfacer las necesidades específicas de los usuarios.
“El diseño IP DDR5 y LPDDR5 de SmartDV es totalmente compatible con las especificaciones DDR5 y LPDDR5 destinadas a cumplir con los requisitos de ancho de banda de memoria más altos y abordar el rendimiento de datos eficiente”, dijo el gerente de SmartDV, Deepak Kumar Tala, director de Zing.
El IP de diseño DDR5 y LPDDR5 de SmartDV (en el cuadro verde) proporciona baja potencia y latencia, y cuenta de puerta reducida para aumentar el ancho de banda de la interfaz de memoria.
El núcleo IP de diseño de controlador DDR5 de SmartDV admite la especificación estándar de protocolo JESD79-5 Rev095, y el núcleo IP de diseño de controlador LPDDR5 admite la especificación estándar de protocolo JESD209-5 LPDDR5. Ambos son compatibles con DFI 5.0 y admiten varias interfaces de host bust, incluidas AHB, APB, OCP, TileLink, Wishbone, VCI y Avalon PLB. La arquitectura abierta y flexible permite cualquier interfaz de bus personalizada.
SmartDV exhibirá su cartera de IP de diseño y verificación. DVCon Estados Unidos (Stand #304). La exposición estará abierta durante la DVCon Expo and Reception. Lunes 2 de marzo de 17:00 a 19:00 horas. Martes 3 de marzo, de 14:30 a 18:00 horas. DVCon US se llevará a cabo en el Hotel DoubleTree en San José, CA el miércoles 4 de marzo de 2:30 p. m. a 6:00 p. m.
Los asistentes a DVCon pueden programar una reunión o una demostración privada enviando un correo electrónico a [email protected] o [email protected]
disponibilidad y precio
Las IP de diseño SmartDV DDR5 y LPDDR5 se entregan como IP de diseño suave con código fuente de nivel de transferencia de registro (RTL) y suites de prueba integrales que se pueden implementar en diseños ASIC, SoC o FPGA. están disponibles hoy.
Los precios están disponibles bajo petición.
Las solicitudes de hojas de datos o más información por correo electrónico deben enviarse a [email protected]