Tecnología SmartDV™ anunció soporte para Verilator, un simulador de lenguaje de descripción de hardware (HDL) gratuito y de código abierto. Esta es la primera vez que se trata de un proveedor de propiedad intelectual de verificación (VIP).
Deepak Kumar Tala, director general de SmartDV, dijo: “Puede que no tenga el rico conjunto de funciones de los simuladores comerciales de Verilog, pero proporciona una manera fácil de migrar SystemVerilog sintetizable a C++ o SystemC, y los usuarios quieren soporte para ello”.
Verilator compila SystemVerilog sintetizable y aserciones de síntesis en código C++ o SystemC de subproceso único o multiproceso. Diseñado para proyectos a gran escala que requieren un rendimiento de simulación rápido, se utiliza para generar modelos ejecutables de CPU para grupos de desarrollo de software integrado y se utiliza para aplicaciones a gran escala de varios millones que contienen miles de módulos.Simule el diseño de la puerta.
La amplia cartera de VIP de protocolo estándar y personalizado de Smart DV cumple totalmente con las especificaciones de protocolo estándar, lo que permite a los usuarios validar y depurar sus diseños de manera rápida, fácil y efectiva. Sus VIP de protocolo de red, almacenamiento, automoción, bus, MIPI y visualización admiten simulación, emulación, entornos de verificación formal y lenguajes de verificación utilizados en flujos de verificación de diseño de chips basados en cobertura.
Configurable y reutilizable, cada uno incluye compatibilidad con los bancos de pruebas SystemVerilog, Verilog, VHDL y SystemC para un desarrollo más rápido del banco de pruebas, una verificación más completa con cobertura integrada y un análisis de resultados simplificado. Una interfaz de comando fácil de usar simplifica el control del banco de pruebas y la configuración maestro/esclavo.
Las características incluyen soporte para niveles de conformidad ligeros y pesados no almacenados en caché y almacenados en caché, memoria caché coherente compartida y FIFO, y soporte para aleatorización restringida de atributos de protocolo. VIP inyecta errores durante la transferencia de datos y establece el ancho de todas las señales. Un amplio conjunto de funciones de control de parámetros de configuración. Las verificaciones de protocolo y datos sobre la marcha notifican al banco de pruebas sobre eventos críticos (transacciones, advertencias, tiempo, violaciones de protocolo, etc.).
VIP viene con un conjunto de pruebas completo para probar todas las funciones de la especificación. Las funciones de soporte adicionales incluyen direcciones separadas/control y fases de datos y la capacidad de emitir múltiples transacciones pendientes, finalización de transacciones fuera de orden, transferencias en ráfaga, operaciones atómicas y operaciones de sugerencias. Un amplio conjunto de parámetros de configuración controla la funcionalidad.
SmartDV exhibirá en estafa de tecnología de brazo (Stand #1132) Miércoles 9 de octubre de 11:30 am a 6:30 pm y jueves 10 de octubre de 11:30 am a 6:00 pm en el Centro de Convenciones de San José en San José, CA. El soporte de Verilator se puede discutir a través de [email protected].