En comparación con el grupo RX62T, el grupo RX63T tiene una línea de paquete de pines y una línea de memoria ampliadas, funciones de seguridad mejoradas y una capacidad de memoria máxima. Equipado con una función de salida PWM de alta resolución de 312,5 psec y un controlador de administración de energía digital (DPC). La combinación de esta salida PWM de alta resolución y el alto rendimiento de la CPU del núcleo RX permite un control inversor/convertidor más preciso, lo que permite una administración de energía altamente eficiente en aplicaciones de control de energía digital, como fuentes de alimentación de servidor y sistemas de energía de propósito general.En comparación con el grupo RX62T, el grupo RX63T tiene una línea de paquete de pines y una línea de memoria ampliadas, funciones de seguridad mejoradas y una capacidad de memoria máxima. Equipado con una función de salida PWM de alta resolución de 312,5 psec y un controlador de administración de energía digital (DPC). La combinación de esta salida PWM de alta resolución y el alto rendimiento de la CPU del núcleo RX permite un control inversor/convertidor más preciso, lo que permite una administración de energía altamente eficiente en aplicaciones de control de energía digital, como fuentes de alimentación de servidor y sistemas de energía de propósito general.
Además, el controlador de administración de energía digital elimina la necesidad de ajustes posteriores a la implementación del IC de la fuente de alimentación por parte del usuario, lo que ahorra tiempo y recursos. Debido a que es una función de hardware, es posible realizar el control de la fuente de alimentación DCDC simultáneamente con el procesamiento principal (control de motor/inversor, etc.) junto con el alto rendimiento de la CPU del núcleo RX.
*característica*
* Núcleo de CPU RX de 32 bits
– máximo.Frecuencia de funcionamiento: 100 MHz Capaz de 165 DMIPS a 100 MHz
– Punto flotante IEEE-754 de precisión simple de 32 bits
– Dos tipos de unidades de acumulación múltiple (memoria a memoria, registro a registro)
– Multiplicador de 32 bits (la ejecución de instrucción más rápida requiere 1 ciclo de reloj de CPU)
– Divisor (la ejecución de instrucción más rápida requiere 2 ciclos de reloj de CPU)
– Interrupción rápida
– Arquitectura CISC Harvard con tubería de 5 etapas
– Instrucciones de longitud variable: código súper compacto
– Soporta Unidad de Protección de Memoria (MPU)
– Dos interfaces de depuración: JTAG y FINE (2 líneas)
* Diseño y arquitectura de bajo consumo
– Fuente de alimentación única de 3,3 V o fuente de alimentación única de 5 V. Los productos de 3,3 V también se pueden utilizar con una fuente de alimentación analógica de 5 V
– 4 modos de bajo consumo
* Memoria flash principal incorporada, sin estados de espera
– Operación de 100 MHz, ciclo de lectura de 10 ns (sin estados de espera)
– máximo. 512 kilobytes
– El código de usuario se puede programar por USB, SCI o JTAG.
* Memoria flash de datos incorporada
– máximo. 32K bytes, reprogramable hasta 100.000 veces
– Programación/borrado como operación en segundo plano (BGO)