Sistema de verificación de interruptores usó la apertura de dvcon estados unidos anunciar hoy Sistema UVMes un marco diseñado para simplificar la composición de los modelos de especificación para la síntesis del contenido de la prueba utilizando una sintaxis UVM/SystemVerilog y un enfoque semántico familiar para los ingenieros de la Metodología de verificación universal (UVM).
Desarrollado en asociación con una empresa líder en semiconductores, el modelo de especificación de estilo SystemUVM UVM de Breker aprovecha los algoritmos de planificación de inteligencia artificial para la búsqueda profunda de errores secuenciales en entornos UVM existentes para impulsar la síntesis de contenido de prueba.
Un enfoque basado en la cobertura simplifica la configuración de la prueba y emplea la aleatorización previa para una simulación eficiente y una emulación rápida. Las bibliotecas de escenarios configurables y la portabilidad de verificación de integración posterior al sistema en chip (SoC) mejoran la reutilización del contenido de prueba.
Para mayor información por favor visite: www.brekersystems.com/SystemUVM.
enfoque de interruptor
“UVM es un estándar efectivo para la verificación a nivel de bloque”, dijo David Kelf, director ejecutivo de Breker. “A medida que los bloques y los subsistemas crecen en tamaño y complejidad, la composición de contenido de prueba para el entorno UVM se vuelve aún más difícil y difícil de escalar. Aprovechar la síntesis para generar contenido de prueba generalmente produce una mejora de cinco veces en el tiempo de síntesis para componentes grandes y subsistemas de múltiples IP, junto con un aumento significativo en la cobertura. SystemUVM cambia drásticamente la naturaleza de la verificación funcional al hacerla fácilmente accesible para los profesionales de la verificación con una curva de aprendizaje mínima”.
SystemUVM de Breker superpone Portable Stimulus Standard (PSS) de Accellera con una biblioteca de clases UVM para proporcionar la apariencia de SystemVerilog/UVM y su modelo de uso de procedimientos. A través de los niveles de acceso de registro de UVM, la biblioteca de funciones de verificación comunes y las “restricciones de ruta” abstractas, los modelos se pueden configurar rápidamente, reutilizar de manera eficiente y comprender y mantener fácilmente.
El código SystemUVM proporciona una alternativa al PSS de uso general, mientras se basa en estándares de la industria específicamente dirigidos a las necesidades de los ingenieros de UVM, reconocidos por ellos, y desbloquea el poder de las herramientas de síntesis de contenido de prueba de PSS, como los productos TrekUVM y TrekSoC de Breker.
La síntesis de conjuntos de pruebas basada en SystemUVM permite la generación simplificada de contenido de prueba de autocomprobación a partir de un único modelo abstracto con restricciones de ruta de alto nivel para un código manejable. Los algoritmos de planificación de IA sintética permiten la exploración del espacio de estado de la especificación, revelando casos de esquina complejos que conducen a posibles errores complejos.
La naturaleza del proceso impulsada por la cobertura elimina la necesidad de modelos de cobertura y análisis de cobertura posteriores a la ejecución que provocan repeticiones de pruebas. Realizar la aleatorización de la prueba antes de la ejecución acelera la simulación y mejora el rendimiento al permitir que la emulación se use sin un simulador de banco de pruebas integrado. Las pruebas también se pueden reutilizar para la verificación del sistema a través de la capa Synthesizable VerificationOS sin modificar ni romper el banco de pruebas UVM.
SystemUVM ya está disponible y forma parte de la línea de productos Test Suite Synthesis de Breker. Los precios están disponibles bajo petición. Para obtener más información, visite el sitio web de Breker o envíe un correo electrónico a [email protected].
Disyuntor DVCon EE. UU.
Tutorial de DVCon”PSS en el mundo real, que inicia la conferencia virtual de este año a las 9:00 a. m., hora estándar del Pacífico, muestra el poder y la flexibilidad de Portable Stimulus Standard de Accellera con varios ejemplos de la vida real. Adnan Hamid, Presidente y CTO de Breker, será el orador.
de “Banco de pruebas aleatorio UVM++ en emulador para verificación funcional de alto rendimientoorganizado por Breker el lunes a las 11:30 a. m. PST, donde los asistentes aprenderán métodos prácticos y probados para la verificación de alta calidad de bloques complejos, SoC y subsistemas.
“Reunión de dragón posterior de verificación de SoC“” es un panel organizado por Breker y con Hamid para abordar la brecha en la verificación de semiconductores entre la verificación funcional de bloques y la verificación SoC del sistema. Se llevará a cabo un panel de discusión el miércoles 2 de marzo a las 8:30 am PST.