La familia NXP Ultra Low Power (AUP) CMOS Logic 74AUP1G/2G3Gxxx está diseñada para aplicaciones de bajo consumo y alto rendimiento. Estos dispositivos CMOS Si-gate de bajo voltaje ofrecen el consumo de energía dinámico más bajo de la industria en dispositivos lógicos.
Descripción general de la familia AUP
La familia NXP 74AUP1G/2G/3Gxxx de dispositivos Si-gate CMOS utiliza tecnología de proceso avanzada y tecnología de empaquetado de próxima generación para crear dispositivos muy pequeños con un consumo de energía muy bajo. Los dispositivos están disponibles en formatos de puerta simple (1Gxx), doble (2Gxx) y triple (3Gxx).
Los dispositivos AUP ofrecen la capacitancia de disipación de energía (CPD) más baja de la industria mientras mantienen un retraso de propagación bajo (tPD) y una excelente protección ESD. El CPD típico a 1,8 V y 3,3 V es solo 4,3 pF y el tPD a 2,5 V VCC es solo 2,5 ns.
Pin FMEA
Esta nota de aplicación proporciona análisis de efectos y modos de falla (FMEA) en condiciones de falla típicas, como cortocircuitos a VCC o GND o pines adyacentes para la familia de pines de dispositivos AUP de NXP Semiconductors. Abierto.
Algunos dispositivos de la familia AUP tienen características especiales como traductores y cambiadores de nivel que pueden comportarse de manera diferente. Las fallas se clasifican según su impacto en el dispositivo AUP y la funcionalidad de la aplicación. Consulte la tabla en la Figura 1 a continuación.