DDR ha sufrido muchos cambios significativos, creando nuevos desafíos de diseño. Sin embargo, los diseñadores experimentados utilizan el tiempo de migración para determinar las soluciones.
Los diseñadores de servidores y sistemas se están preparando para migrar de conjuntos de chips de búfer de módulo de memoria en línea dual (DIMM) de servidor DDR4 a DDR5 en diseños futuros. Un cambio de especificación importante es la consideración más importante. Se espera que los diseñadores se centren en la media docena superior (más importante) de estos cambios para impulsar el diseño del servidor ( tabla 1).
Tabla 1: Cambios principales en DDR5 (Fuente: Rambus)
Son mejoras en las velocidades de reloj y de datos, VDD (o voltaje operativo), arquitectura de potencia, arquitectura de canal, longitud de ráfaga y compatibilidad con DRAM grande. Estos nuevos cambios presentan consideraciones especiales de diseño que se analizarán en la Parte 2 de este artículo.
Cambios principales
El chip de búfer DDR4 tiene una velocidad de datos máxima de 3200 megatransferencias por segundo (MT/s) a una velocidad de reloj de 1,6 gigahercios (GHz). DDR5 comienza a 3200 MT/s en el extremo inferior y rápidamente alcanza velocidades de datos de 6400 MT/s y velocidades de reloj de 3,2 GHz, con velocidades discutidas más allá. Por lo tanto, la velocidad aumenta significativamente y los desafíos de diseño que conlleva también aumentan significativamente.
VDD (voltaje operativo) es el segundo gran cambio que ven los diseñadores de servidores y sistemas. Aquí, la DRAM y el controlador de reloj de registro (RCD) del chip de búfer se incrementan de 1,2 V a 1,1 V. Esto ahorra energía. Sin embargo, también agrega algunos desafíos al diseño de DIMM.
La inmunidad al ruido debe considerarse junto con el ruido VDD, ya que VDD será menor. Los márgenes de señal son más pequeños porque estamos operando con un suministro de 1,1 V en lugar de 1,2 V. Por lo tanto, debe tener un buen diseño DIMM y estar atento al ruido de la señal.
La arquitectura de poder surge como el tercer gran cambio. Los DIMM están equipados con un IC de administración de energía (PMIC) de 12 V, que mejora la granularidad de la carga de energía del sistema. El uso de este PMIC que cae a un suministro de 1,1 V también ayuda a mejorar la integridad de la señal y el ruido debido a un mejor control DIMM de encendido.
La nueva arquitectura de canales DIMM es probablemente una de las características clave de DDR5 y este es el cuarto cambio. Los DIMM de chip de búfer DDR4 tienen un bus de 72 bits que consta de 64 bits de datos y 8 bits ECC. En DDR5, cada DIMM tiene dos canales. Sin embargo, estos serían de 32 bits y 8 bits ECC cada uno, por lo que habría dos canales de 40 bits en lugar de un canal de datos de 72 bits.
Esto mejora la eficiencia. Además, los lados izquierdo y derecho del DIMM de cada canal comparten el RCD, lo que hace que el diseño del DIMM sea más simétrico. Los diseñadores de servidores y sistemas ahora tienen cinco carriles de 8 bits para cada canal en cada lado del RCD. Entonces, hay dos canales DIMM con solo un RCD y dos conjuntos de salidas, lado A y lado B.
Se han agregado otras características para mejorar esta nueva arquitectura de canales. En DDR4, cada lado del DIMM tiene dos relojes de salida del RCD. DDR5 tiene cuatro relojes de salida por lado. Esto le da a cada carril un reloj independiente y mejora la integridad de la señal del reloj.
El quinto gran cambio es la longitud de la ráfaga. La longitud de ráfaga de DDR4 es 8 y la longitud de corte de ráfaga es 4. Para DDR5, la longitud de ráfaga y el corte de ráfaga se amplían para aumentar la carga útil de ráfaga aunque el canal sea más estrecho (32 bits frente a 64 bits). Se mejora la eficiencia de la memoria porque hay dos canales por DIMM con cargas útiles de ráfaga iguales o mayores.
El sexto cambio en DDR5 es un soporte mejorado para DRAM grandes. Los DIMM de chip con búfer DDR5 permiten a los diseñadores de servidores o sistemas usar hasta 32 Gb de DRAM en un solo paquete. DDR4 ahora alcanza los 16 Gb en paquetes de una sola matriz. DDR5 admite funciones como ECC integrado, modo transparente de errores, reparación posterior al paquete, modos CRC de lectura y escritura para admitir DRAM de mayor capacidad.
cosas para pensar
Estos nuevos cambios introducen una serie de consideraciones de diseño para hacer frente a velocidades de reloj DDR5 más altas. Por lo tanto, plantean nuevos desafíos para la integridad de la señal. Debe asegurarse de que su placa base y DIMM puedan manejar la velocidad de señal más alta. Además, al realizar simulaciones a nivel de sistema, es necesario garantizar la integridad de la señal en todas las ubicaciones de DRAM.
Afortunadamente, los chips de búfer DDR5 mejoran la integridad de la señal de las señales de comando y dirección enviadas desde el controlador de memoria host a los DIMM.como se muestra en Figura 1En , el bus de dirección de comando (CA) de cada uno de los dos canales está conectado a un RCD y se extiende a ambos lados del DIMM. RCD descarga efectivamente el bus CA como lo ve el controlador de memoria del host.
Figura 1: El bus CA de cada uno de los dos canales está conectado a un RCD y se abre en abanico a ambos lados del DIMM. (Fuente: Rambus)
Para los diseños DDR4, el principal desafío de integridad de la señal estaba en el bus DQ de doble velocidad de datos, y se prestó menos atención al bus CA más lento. Para los diseños DDR5, incluso el bus CA requiere una atención especial a la integridad de la señal. DDR4 consideró el uso de ecualización de retroalimentación diferencial (DFE) para mejorar el canal de datos DQ. Sin embargo, para DDR5, el receptor de bus CA del RCD también requiere una opción DFE para garantizar una buena recepción de la señal.
La red de suministro de energía (PDN) en la placa base es otra consideración, incluyendo DIMM con PMIC. Teniendo en cuenta las velocidades de datos y de reloj más altas, debemos asegurarnos de que el PDN pueda manejar cargas de ejecución rápida, tener una buena integridad de la señal y tener la energía limpia adecuada para los DIMM.
Los conectores DIMM de la placa base a los DIMM también tienen que manejar las nuevas velocidades de reloj y datos. Para los diseñadores de sistemas, las velocidades de datos y de reloj más altas alrededor de las placas de circuito impreso (PCB) ponen mayor énfasis en el diseño del sistema para la compatibilidad y la interferencia electromagnética (EMI y EMC). Teniendo en cuenta que el diseño se vuelve más difícil a medida que aumenta la velocidad, debemos asegurarnos de que podemos cumplir con los requisitos estándar.
Conclusión
Los diseñadores de servidores y sistemas experimentados utilizarán este período de transición para analizar cuidadosamente los cambios de diseño introducidos por los conjuntos de chips de búfer DIMM del servidor DDR5. A la vanguardia de estos cambios y desafíos se encuentran las velocidades más rápidas en comparación con DDR4. Las placas base y los DIMM más rápidos pueden requerir nuevos materiales. Además, se debe considerar el enrutamiento del plano de potencia para mejorar las características de EMI y EMC.
Además, a medida que aumentan las velocidades del bus CA, asegúrese de que los chips de búfer (RCD en los DIMM) tengan capacidades DFE adecuadas para manejar el bus CA a estas velocidades sin errores y para el funcionamiento adecuado del sistema.