Fujitsu ha desarrollado un DC de 56GSa/s que permite el transporte de 100GbE. Un receptor coherente de 100 Gbps requiere cuatro ADC de 56 GSa/s y un DSP de tera-OPS.
Fujitsu ha desarrollado un DC de 56GSa/s que permite el transporte de 100GbE. Un receptor coherente de 100 Gbps requiere cuatro ADC de 56 GSa/s y un DSP de tera-OPS. Este artículo técnico analiza cómo los ADC CMOS ultrarrápidos aportan avances tecnológicos a las futuras aplicaciones de telecomunicaciones.
Unidad a CMOS ADC DSP de un solo chip
Un receptor coherente DP-QPSK requiere cuatro canales ADC porque hay dos polarizaciones ópticas (Figura 1). Para digitalizar las señales I/Q, cada canal requiere dos ADC. Para lograr una tasa de línea neta de 100 Gbps, use una tasa de baudios de al menos 28 Gbaud/s y considere la sobrecarga de requerir un ADC de 56 GSa/s. Los requisitos de SNR del sistema generalmente significan que se requiere una resolución de 6 bits o más para permitir cierto margen para ruido y distorsión adicionales. Entonces, para cuatro ADC, la velocidad de datos de salida al DSP es de 1,3 Tb/s. Si usa una resolución de 8 bits para obtener más margen o agrega un AGC digital después del ADC, obtiene 1,8 Tb/s.
Si el ADC no estuviera integrado con el DSP, esta enorme cantidad de datos tendría que enviarse entre chips. Esto no solo es difícil de implementar (una gran cantidad de canales con altas tasas de datos), sino que también consume mucha energía. Para serialización, deserialización y transmisión. Incluso utilizando la cifra optimista de 100 mW/canal para un canal de 11 Gbps (transmisión ADC + recepción DSP) significa que se necesitan 3-4 W por ADC solo para transferir datos. Esto es aceptable para prototipos o demostradores, pero no para soluciones de producción.
Muestreo intercalado en modo de carga (CHAIS) ADC
Una forma de superar estos desafíos es utilizar arquitecturas novedosas de muestreador/demultiplexor que proporcionen la linealidad, el ruido y el ancho de banda requeridos sin necesidad de transistores de canal extremadamente corto (<40 nm). La nueva arquitectura también permite una fácil calibración de los errores de tiempo y amplitud durante el funcionamiento y consume menos de 0,5 W. En lugar de un S/H convencional que usa interruptores analógicos y capacitores de muestreo, el circuito CHAIS genera pulsos de muestreo de área constante de forma controlada (CHrge).
Usar un ADC SAR en lugar de flash completo significa que aumentar la resolución de 6b a 8b solo tiene una pequeña penalización en el consumo de energía y el área. Los ADC SAR también abren la posibilidad de realizar AGC digitalmente después del ADC, en lugar de con un frente óptico. Este enfoque tiene la ventaja de proporcionar una perfecta coincidencia de canales incluso con cambios abruptos de ganancia para rastrear las fluctuaciones de potencia óptica. Los ADC SAR escalan bien con tecnologías más pequeñas porque la mayor parte de su energía es digital.
Conclusión
La nueva tecnología ADC permite el diseño de un receptor coherente de 100 Gbps de un solo chip en CMOS de 65 nm por primera vez para cumplir con los requisitos de rendimiento y potencia de los sistemas ópticos de larga distancia. Estos receptores allanan el camino para futuras aplicaciones de corto alcance y alta velocidad con la transición a 40nm y más allá. Diseñar un buen ADC solo resuelve parte del problema de crear dicho ADCDSP. El problema de la integración de señales mixtas es al menos igual de difícil, pero puede resolverse con un “diseño inteligente” suficiente.