Esta nota de aplicación describe la comunicación de datos de alta velocidad en los circuitos integrados TH7122 y TH71221. Introduce brevemente el concepto de modulación directa y describe el PLL y la configuración del receptor del circuito transceptor.
Esta nota de aplicación describe la comunicación de datos de alta velocidad en los circuitos integrados TH7122 y TH71221. Introduce brevemente el concepto de modulación directa y describe el PLL y la configuración del receptor del circuito transceptor.
Introducción directa modulación
La hoja de datos del transceptor TH7122x muestra la generación de FSK al cambiar la capacitancia de carga de cristal. Dado que la señal de datos modula la frecuencia de referencia del PLL, se le puede llamar modulación indirecta. Este método funciona bien para velocidades de datos de hasta código NRZ (sin retorno a cero) de 20 kbps o código RZ (retorno a cero) de 10 kbps, con la ventaja de reducir la respuesta FSK a CC. La desventaja es que el ancho de banda del PLL debe ser aproximadamente cinco veces la frecuencia de modulación fm, por lo que la frecuencia de referencia fR debe ser lo suficientemente alta como para suprimir los impulsos de referencia. Como regla general, la frecuencia de referencia de PLL debe ser al menos 10 veces el ancho de banda del bucle. Como se usa en TH7122x, en PLL de N entero, la frecuencia de referencia es igual al espaciado de canales PLL, por lo que el transmisor solo puede configurar un número limitado de canales diferentes. Para una velocidad de datos de 10 kbps RZ, los canales deben tener una separación de no más de 500 kHz.
Si necesita una transferencia de datos rápida (es decir, una velocidad de datos FSK alta) o un espaciado de canales pequeño, debe utilizar otra técnica. Este método se llama modulación directa de VCO porque el voltaje de control de VCO se combina con la señal de modulación para modular fuera del ancho de banda del bucle. En este caso, el PLL no rastrea la señal de modulación. Por lo tanto, debe usar un ancho de banda PLL pequeño y modular el VCO fuera del ancho de banda del bucle. El único inconveniente es que la respuesta FSK no se extiende hasta CC (a menos que se combine con la modulación de referencia). En este caso, no incluya el componente DC en el formato de datos. Se pueden utilizar códigos bifásicos o Manchester. Cuando se utilizan ráfagas de datos con códigos NRZ, la proporción de 1 y 0 debe mantenerse pequeña. El tiempo de cambio de canal también aumenta debido al ancho de banda PLL más pequeño.
configuración de PPL
Para diseñar un filtro PLL, necesitamos conocer la constante del detector de fase y la sensibilidad de sintonización del VCO alrededor de la frecuencia de interés. Hay dos formas de determinar KVCO:
1. Ajuste el VCO con un potenciómetro (por ejemplo, 10 kΩ) o voltaje variable de la fuente de alimentación y mida la frecuencia de salida con un contador o analizador de espectro. Esto se puede hacer simplemente conectando un voltaje variable a través de una resistencia de 100 kΩ al pin 23 del TH7122x. Usando el software para programar el TH7122x en una PC, configúrelo en modo de transmisión, configure VCOCUR en ’11 – High 2 current’ y PACTRL en ‘1’ para que el PA esté siempre encendido. Ajuste el voltaje de sintonización y mida la frecuencia de salida.
2. Configure el TH7122x para que funcione a la frecuencia deseada en el modo de transmisión utilizando el filtro de bucle de la placa de evaluación. Conecte un voltímetro digital de alta impedancia al pin 23 de la salida de la bomba de carga. Usando el software TH7122x, configure el transmisor a frecuencias cercanas a la frecuencia de operación y mida el voltaje de sintonización en cada frecuencia. Tenga en cuenta que la carga capacitiva y resistiva en el pin 23 debe mantenerse lo más baja posible ya que este nodo afecta directamente la estabilidad general del PLL.
La figura 1 muestra la curva de sintonía obtenida con la placa de evaluación de 433,92 MHz. En este ejemplo, podemos ver que la pendiente de la tensión regulada en torno a 434 MHz suele ser de unos 22 MHz/V.
Tenga en cuenta que la ganancia de VCO también depende en gran medida del diseño de PCB. Cualquier aumento en la carga capacitiva parásita en el tanque VCO reduce el rango de sintonización del diodo varactor interno y reduce la ganancia del VCO.
El segundo parámetro de diseño es la ganancia del detector de fase KPD. Este parámetro es proporcional a la corriente de la bomba de carga ICP, que es de 260 µA por defecto. La corriente de la bomba de carga se puede cambiar configurando el bit CPCUR en el registro de palabra ‘A’.
La topología de filtro de bucle recomendada es de segundo orden, como se muestra en la Figura 2. Puede obtener las frecuencias de polo cero y no CC de la función de transferencia de filtro F(s).
[tex]Omega _ {z}=frac{1}{R_ {F} hspace{1mm}cdot hspace{1mm}C_ {F1}}[/tex]
[tex]Omega _ {p}=frac{C_ {F1}+C_ {F2}}{C_ {F1}cdot C_ {F2}cdot R_ {F}}[/tex]
El ancho de banda de 3 dB del PLL en configuración de bucle cerrado es aproximadamente igual a la frecuencia de transición ωT del filtro de bucle. En la mayoría de los casos, CF2 es mucho más pequeño que CF1, por lo que ωT puede aproximarse mediante
[tex]omega_{T}=frac{K_ {PD} cdot K_{VCO} cdot R_ {F} }{N} cdot frac{C_ {F1}}{C_ {F1}+C_ {F2}}fracción aproximada{K_ { PD }cdotK_{VCO}cdotR_{F}}{N}[tex]
donde N representa el valor del divisor de retroalimentación. El margen de fase disponible es importante en un bucle estable. Debe estar entre 45 y 70 grados. Para asegurar una fase suficiente en la frecuencia de transición ωT, la frecuencia cero debe colocarse M veces por encima de ωT y M veces por debajo de la frecuencia polar. Como se mencionó anteriormente, un factor de 4 da un margen de fase de aproximadamente 60 grados. Para M = 2,5, el margen de fase es de aproximadamente 45 grados.
La aproximación es muy precisa para calcular elementos de filtro de bucle. El tamaño del paso entre los valores de los componentes disponibles suele ser mayor que el error con este método de cálculo, por lo que no es necesario utilizar la fórmula exacta más complicada.
Configuración del receptor
El circuito receptor estándar utilizado en la hoja de datos funciona bien hasta aproximadamente 40 kbps NRZ, pero debe modificarse para velocidades de datos más altas. OUT_DEM (pin 6) tiene una resistencia de salida de 275 kΩ, por lo que la capacitancia parásita en la salida limita la respuesta de frecuencia y debe cargarse para reducir la resistencia equivalente. El voltaje de salida nominal del demodulador es la mitad de VCC, por lo que se deben usar resistencias iguales a tierra y VCC. Estos se muestran como RL1 y RL2 en la Figura 3.
Con una resistencia de carga RP de 10 kΩ, el ancho de banda del resonador discriminador FM CERRES es muy pequeño. Para velocidades de datos bajas, esto es suficiente, pero para frecuencias de modulación superiores a 50 kHz, la señal se pierde y la salida del detector cae. A una frecuencia de modulación de 115 kHz, Rp se fijó en kΩ para aumentar la respuesta de frecuencia del detector.