Esta nota de aplicación presenta el controlador ESCC de Zilog que se utiliza para mejorar el rendimiento del sistema. Explica las diferencias entre SCC (Z8030/8530, Z80C30/85C30) y ESCC (Z80230/85230/Z8523L) y describe los pasos para aprovechar ESCC al máximo.
Diferencia ESCC/SCC
Las diferencias entre ESCC y SCC se muestran a continuación.
ESCC mejorado
- Habilitación de lectura extendida para registros de escritura
- mejoras de hardware
- Mayor rendimiento
- Mejoras de final de fotograma SDLC
La diferencia entre ESCC y SCC se resume en un nuevo registro WR7 (Figura 1).
El siguiente ejemplo demuestra los beneficios de la nueva funcionalidad.
Una función proporcionada por ESCC que no proporciona SCC es la habilitación de lectura extendida. Los valores de registro de escritura de WR3, WR4, WR5, WR7′ y WR10 se pueden examinar con ESCC, pero no con SCC. Esta característica mejora la capacidad de prueba del sistema. Esto también es importante para diferenciar SCC/ESCC y permite una estructura de software genérica para todos los dispositivos SCC/ESCC.
El Diagrama de flujo 1 (Figura 2) muestra la estructura general del software aplicable a todas las inicializaciones de SCC/ESCC. El diagrama de flujo 2 (Figura 3) muestra cómo determinar el tipo de dispositivo SCC/ESCCTM en un enchufe. Esta estructura de software ayuda a desarrollar controladores de software que son independientes del tipo de dispositivo.


Ventajas del sistema ESCC
La sobrecarga del software establece un límite en el rendimiento del sistema. El FIFO más profundo de ESCC y otras características reducen significativamente la sobrecarga de software para cada canal.
Esto le permite:
- Más canales por sistema
- Alta velocidad de datos en el canal
- Más ancho de banda de CPU disponible para otras tareas
- Costo de CPU reducido
Transmitir interrupción FIFO
ESCC reduce la frecuencia de las interrupciones de transmisión con un FIFO de transmisión más profundo y una estructura de interrupción de transmisión revisada. Si se restablece el bit WR7′ D5 Transmit FIFO Interrupt Level, se genera una interrupción de transmisión si la ubicación de entrada en FIFO está vacía, lo que significa que se pueden escribir más datos. Esta es una descarga compatible con la interrupción de transmisión SCC, ya que SCC solo tiene un búfer de transmisión de 1 byte en lugar de un FIFO de transmisión de 4 bytes.
Si se establece WR7′ D5, se genera una interrupción de vacío de búfer de transmisión cuando el FIFO de transmisión está completamente vacío. Habilitar el nivel de interrupción FIFO de transmisión y sondear el bit de transmisión de búfer vacío (TBE) en RR0 reduce significativamente la frecuencia de las interrupciones de transmisión. Los datos de transmisión se envían en bloques de 4 bytes (el algoritmo se muestra en la Figura 4). Esto puede reducir la carga en sistemas con alta latencia de interrupción o un sistema operativo completamente cargado.