Toshiba Corporation anunció hoy que ha desarrollado un nuevo circuito flip-flop que utiliza un proceso CMOS de 40nm que reduce el consumo de energía de los dispositivos móviles. Los datos medidos confirman que el nuevo flip-flop consume hasta un 77 % menos de energía que los típicos flip-flop convencionales y logra una reducción del 24 % en el consumo total de energía cuando se aplica a un chip LAN inalámbrico.
Toshiba Corporation anunció hoy que ha desarrollado un nuevo circuito flip-flop que utiliza un proceso CMOS de 40nm que reduce el consumo de energía de los dispositivos móviles. Los datos medidos confirman que el nuevo flip-flop consume hasta un 77 % menos de energía que los típicos flip-flop convencionales y logra una reducción del 24 % en el consumo total de energía cuando se aplica a un chip LAN inalámbrico.
Un flip-flop es un circuito que almacena temporalmente datos de 1 bit durante el procesamiento aritmético de un SoC (System on a Chip) digital integrado en dispositivos digitales como dispositivos móviles. Un SoC típico usa de 100 000 a 10 millones de flip-flops, por lo que son una parte importante del diseño de SoC.
Un flip-flop típico incorpora un búfer de reloj que genera la señal de inversión de reloj necesaria para el funcionamiento del circuito. Cuando se activa por una señal del reloj, el búfer del reloj consume energía incluso si los datos no han cambiado. Para reducir este consumo de energía, se usa ampliamente una técnica de diseño de ahorro de energía llamada sincronización de reloj, que corta el suministro de señales de reloj a bloques no utilizados. Sin embargo, después de aplicar la activación del reloj, la tasa activa del flip-flop, que es una medida de la tasa de cambio de datos por reloj, es solo del 5 al 15 %, lo que indica que todavía hay mucho espacio para una mayor reducción de energía.
Para ahorrar energía, Toshiba cambió la estructura de un flip-flop típico y eliminó el búfer de reloj que consume mucha energía. Este enfoque viene con el problema de las colisiones de datos entre el circuito de escritura de datos y el circuito de retención de estado dentro del flip-flop, pero Toshiba ha superado este problema añadiendo un circuito de acoplamiento adaptativo al flip-flop. Combinando transistores nMOS y pMOS, este circuito debilita de forma adaptativa los acoplamientos de mantenimiento de estado para evitar colisiones. A pesar de la adición de circuitos de acoplamiento adaptativo, la simplificación general de la configuración básica de flip-flop reduce la cantidad de transistores de 24 a 22, lo que da como resultado un área de celda más pequeña que los flip-flops tradicionales.
Está previsto que los resultados se anuncien el 23 de febrero (hora local) en la Conferencia Internacional de Circuitos de Estado Sólido (ISSCC) IEEE 2011 que se celebra actualmente en los Estados Unidos.