Las matrices integradas CMOS de 0,25 μm de la serie CE77 son una línea de ASIC CMOS altamente integrados que combinan alta velocidad y bajo consumo de energía. La serie CE77 fortalece la línea de puertas de 470K a 6980K y ofrece 15 marcos. El dispositivo también ha mejorado la capacidad de manejo de alta carga y también puede incorporar celdas precompiladas.Las matrices integradas CMOS de 0,25 μm de la serie CE77 son una línea de ASIC CMOS altamente integrados que combinan alta velocidad y bajo consumo de energía. La serie CE77 fortalece la línea de puertas de 470K a 6980K y ofrece 15 marcos. El dispositivo también ha mejorado la capacidad de manejo de alta carga y también puede incorporar celdas precompiladas.
característica
*Tecnología: CMOS de puerta de silicio de 0,25 μm, cableado de 3-4 capas
* Tensión de alimentación: +2,5 V ± 0,2 V (típico) a +1,5 V ± 0,1 V
* Rango de temperatura de unión: −40°C a +125°C
*Tiempo de retardo de la puerta: tpd=33ps (2,5 V, tipo de celda inversora de alta velocidad, F/O=1, sin carga)
*Consumo de energía de la puerta: 0,02 μW/MHz (1,5 V, F/O=1, sin carga)
* Capacidad de accionamiento de alta carga: IOL = 2mA/4mA/8mA/12mA se puede mezclar
* Celda de búfer de salida con circuito de reducción de ruido
* Entradas con resistencias pull-up/pull-down de entrada en chip (típicamente 25 kΩ) y celdas de búfer bidireccionales
* Celda tampón para oscilador de cristal
* Interfaces especiales (incluidas P-CML, LVDS, T-LVTTL, SSTL, PCI, USB, GTL+ y otras en desarrollo)
*Macro IP (incluyendo CPU, PCI, USB, IrDA, PLL, DAC, ADC y otros en desarrollo)
*Se pueden incorporar celdas compiladas (RAM/ROM/FIFO/línea de retardo, etc.).
* Circuito de bus interno configurable
* Entorno avanzado de codiseño de hardware/software
* Compatibilidad con aprobación de sincronización estática Reducción significativa de la generación de vectores de prueba y el tiempo de simulación para la verificación de sincronización
* Entorno de diseño jerárquico compatible con circuitos a gran escala
・Apoya el desarrollo que minimiza los problemas de tiempo después de la creación de prototipos a través de simulaciones que consideran la velocidad de respuesta de entrada (antes del diseño) y cálculos detallados de retardo RC (después del diseño).