Los µPD48288109A/µPD48288118A son DRAM de baja latencia con una densidad de 288 Mbits con una interfaz de tipo SRAM. Cuenta con una arquitectura de doble velocidad de datos con direcciones no multiplexadas y la disponibilidad de opciones de multiplexación.Los µPD48288109A/µPD48288118A son DRAM de baja latencia con una densidad de 288 Mbits con una interfaz de tipo SRAM. Cuenta con una arquitectura de doble velocidad de datos con direcciones no multiplexadas y la disponibilidad de opciones de multiplexación. Cuenta con un reloj de entrada diferencial y un reloj de datos de entrada, así como una longitud de ráfaga programable por el usuario y una salida de impedancia programable por el usuario.
El µPD48288109A tiene 33 554 432 palabras x 9 bits y el µPD48288118A tiene 16 777 216 palabras x 18 bits de RAM síncrona de baja latencia y doble velocidad de datos fabricada con tecnología CMOS avanzada que utiliza celdas de memoria de 1 transistor.
El µPD48288109A y el µPD48288118A integran un circuito periférico síncrono único y un contador de ráfagas. Todos los registros de entrada controlados por el par de reloj de entrada (CK y CK#) están bloqueados en el borde positivo de CK y CK#. Estos productos son adecuados para aplicaciones que requieren un funcionamiento síncrono, alta velocidad, bajo voltaje, alta densidad y configuraciones de bits anchos.
*característica*
* Interfaz tipo SRAM
* Arquitectura de tasa de datos doble
*Circuito PLL
* Tiempo del ciclo
* dirección no multiplexada
* Opción de multiplexación disponible
* Máscara de datos para el comando ESCRIBIR
* Reloj de Entrada Diferencial (CK y CK#)
* Reloj de datos de entrada diferencial (DK y DK#)
*Señal válida de datos (QVLD)
* Longitud de ráfaga programable: 2/4/8/9 (x9/x18)
* Salida de impedancia programable por el usuario (25 Ω – 60 Ω)
* Exploración de límites JTAG