Cuando se trata de lógica ilógica, debo decir que los flip-flops tipo D activados por borde siempre me han desconcertado. Son uno de los bloques lógicos más comunes en las computadoras y la electrónica digital de hoy. Es un poco como decir que los transistores son el componente más común en estos días…
Hablando de circuitos lógicos irrazonables, siempre tuve un dolor de cabeza cuando se trataba de flip-flops tipo D activados por borde. Son uno de los bloques lógicos más comunes en las computadoras y la electrónica digital de hoy. Es un poco como decir que los transistores son el componente más común en la electrónica moderna, pero ¿cuántos de nosotros entendemos cómo funcionan los tipos D?
Para comenzar nuestro viaje hacia los flip-flops de tipo D activados por borde, comenzamos con el elemento común que se usa internamente: el flip-flop SR.
Este es el flip-flop más fácil de entender ya que contiene solo dos puertas lógicas y una puerta NAND. También es más fácil ver “condiciones de carrera” o fallas, que son problemas comunes en la electrónica digital. Estas condiciones ocurren cuando las salidas lógicas del circuito no están definidas por algunos microsegundos. Debemos recordar que las puertas lógicas son, después de todo, circuitos analógicos llenos de transistores. En estos circuitos, la carga de dispositivos como los FET tarda un tiempo en subir o bajar. Esto significa que el umbral de voltaje no está bien definido y el transistor puede o no encenderse. Dentro de la puerta, esto significa que no se ha tomado una decisión explícita sobre el nivel de salida, por lo que no está definido. Esto también sucede durante los cambios de entrada, ya que la puerta tarda en reaccionar y producir nuevas salidas según sea necesario.
Entonces, en el flip-flop SR hay una condición de carrera en el encendido cuando la puerta se enciende e intenta resolver el estado de salida. Esto se vuelve más complicado cuando la salida se retroalimenta a la entrada. Esto significa que la salida influye en la entrada y, por lo tanto, influye en la decisión y en la salida misma. ¿Hecho un desastre? La puerta se ve así. Sin embargo, después de unos microsegundos, la puerta se estabiliza y permanece estable.
Por lo tanto, la tabla de verdad del flip-flop SR es
Los estados más interesantes son los estados Establecer y Restablecer y el estado No hacer nada. Recuerda esto para más adelante. Lo siguiente que hay que añadir es la entrada de reloj. Esto se hace agregando dos puertas NAND más al extremo frontal del circuito SR. Este será un flip-flop SR cerrado. Los conjuntos y reinicios funcionan igual que antes, pero como su nombre indica, están cerrados, por lo que la salida solo se produce cuando la entrada del reloj es alta. Todo esto está muy bien, pero el circuito puede cambiar su salida varias veces mientras el reloj está alto, que no es lo que queremos. Además, todavía no es tipo D. Sin embargo, esto se puede solucionar fácilmente agregando una puerta NOT entre las entradas S y R y cambiando el nombre de la entrada S a D.
Nuestro nuevo tipo D funciona igual que las chanclas SR. Esto se debe a que la salida puede cambiar mientras el reloj está alto varias veces durante ese período. Se requiere un circuito para bloquear la señal D solo en el flanco ascendente del reloj.
Para simplificar esto, primero consideremos una función que genera una condición de carrera (problemas técnicos en este caso). Si la única forma es hacer que el pulso del reloj sea muy pequeño con una duración positiva, no habrá tiempo suficiente para deshacerlo.
Este circuito se aprovecha de la idea de que la puerta tarda en cambiar. Supongamos que la entrada es BAJA. Un lado de la compuerta AND se establece en BAJO de acuerdo con la entrada y el otro lado es lógico ALTO porque la compuerta NOT ha invertido la entrada. En un mundo perfecto, si la entrada cambia, la puerta NOT cambiaría instantáneamente, y si esta entrada a la puerta AND se intercambiara, la salida no se vería afectada. Sin embargo, debido a que la compuerta NOT tarda un tiempo en reaccionar y activar la salida, en realidad hay algunos momentos en los que ambas entradas a la compuerta AND son ALTAS. Esto inicia una reacción en cadena de puertas cuyas salidas se conducen de BAJO a ALTO. Después de un tiempo, la salida de la puerta NOT cambia de estado y la puerta AND reacciona al nuevo estímulo. Sin embargo, la reacción en cadena todavía está ocurriendo y lo que ve en la salida o en la puerta AND es un ALTO igual al tiempo que le tomó a la puerta NOT cambiar.
Esto puede verse muy bien, pero no es una duración definida. Es posible que otras puertas no reaccionen lo suficientemente rápido y dependan de los efectos secundarios analógicos de la puerta. Entonces, lo que necesita es una buena versión estable del generador de fallas. Por ejemplo, podría ejecutar un reloj mucho más rápido en algún lugar para ayudar a procesar sus señales, pero eso también requeriría un reloj más rápido…
Pero la respuesta está en el flip-flop SR original. Estos reaccionan a los cambios de entrada solo una vez, cuando se aplican los cambios de entrada. Si ambas entradas están en BAJO, una señal ALTA en una de las entradas generará una reacción rápida, bloqueando la nueva salida a pedido. Un efecto interesante es el estado NO HACER NADA en el que establecer ambas entradas en ALTO no cambia la salida. Cambiar la entrada a BAJA establece o restablece el pestillo SR. Sin embargo, puede subir o bajar la señal tanto como desee y no afectará la salida. Si la entrada del reloj está conectada a este circuito, el ajuste o reinicio del pestillo solo ocurrirá en el flanco descendente del reloj. Se está acercando ahora, pero aún no es perfecto. Tengo un circuito que responde a un borde del reloj (borde incorrecto), pero solo puedo conectar este circuito para establecer o restablecer. necesitas ambos.
Lograr ambos requiere dos flip-flops SR que actúen como circuitos de configuración y reinicio. Al conectar estos circuitos en modos opuestos, las entradas de datos se pueden usar para determinar cuál está bloqueado y retenido y cuál se mueve de un lado a otro con la entrada del reloj.
Lo primero que debe notar es que la puerta NOT utilizada en SR y convertida a tipo D se simplifica al usar la salida NOT Q de uno de los flip-flops SR (abajo en este caso). Este flip-flop inferior genera esta señal NOT como retroalimentación o entrada y la devuelve al flip-flop superior. Esto bloqueará los dos flip-flops SR en modos opuestos.
Dado que la señal del reloj también se alimenta a ambos flip-flops SR, el flip-flop inferior requiere una puerta NAND de 3 entradas. El efecto general es que estos dos flip-flops producen una señal muy útil. Como dije, uno se engancha y el otro invierte en la entrada del reloj. Estas dos señales se pueden usar para impulsar un tercer flip-flop SR que funciona igual que antes con una condición de NO HACER NADA. La señal D cambia, en este caso la salida cambia solo cuando se detecta un borde de reloj. flanco ascendente.
Es un circuito muy difícil de describir con palabras debido a la gran cantidad de estados. Podría publicar muchas fotos mostrándolos, pero nada supera a la animación. Si no has visto este sitio web antes, www.falstad.es Es genial y tiene un pequeño simulador de circuito realmente agradable. Siga el enlace a continuación para cargar el simulador y ejecute las siguientes instrucciones para activar los flip-flops tipo D activados por borde.
http://www.falstad.com/circuit…
Seleccione Circuitos del menú, luego seleccione Lógica secuencial. próximo,[フリップフロップ]luego haga clic[エッジ トリガー D フリップフロップ]Hacer clic.
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