La nueva tecnología de convertidor de analógico a digital (ADC) permite el diseño de receptores coherentes de 100 Gbps de un solo chip por primera vez. Utiliza tecnología CMOS de 65 nm para cumplir con los requisitos de rendimiento y potencia de los sistemas ópticos de largo alcance. Esto proporciona el futuro para aplicaciones de corto alcance y alta velocidad y la capacidad de diseñar solo los ADC correctos para resolver algunos de los problemas.
La nueva tecnología de convertidor de analógico a digital (ADC) permite el diseño de receptores coherentes de 100 Gbps de un solo chip por primera vez. Utiliza tecnología CMOS de 65 nm para cumplir con los requisitos de rendimiento y potencia de los sistemas ópticos de largo alcance. Esto proporciona el futuro para aplicaciones de corto alcance y alta velocidad y la capacidad de diseñar solo los ADC correctos para resolver algunos de los problemas.
Un receptor coherente de 100 Gbps requiere cuatro convertidores de analógico a digital (ADC) de 56 GSa/s y un DSP de tera-OPS que consume solo decenas de vatios. Este informe técnico analiza las fuerzas que impulsan las soluciones CMOS de un solo chip. También se presentó el ADC CMOS ultrarrápido de Fujitsu, que proporciona la tecnología habilitadora para sistemas de transporte OTU-4 y Ethernet de 100 Gbps que utilizan receptores coherentes.
Para proporcionar redes de transporte óptico de larga distancia de 100 Gbps con máximo alcance e inmunidad a las no-idealidades de fibra óptica, la industria ha adoptado modulación por desplazamiento de fase, cuadratura y polarización dual (DP-QPSK) como su esquema de modulación. Esto significa que necesitamos un receptor coherente. El mayor desafío de implementación resultante de esta decisión es la necesidad de ADC ultrarrápidos y de bajo consumo. Sus requisitos técnicos definen cómo implementar dicho receptor.
Sin un ADC adecuado, especialmente uno con un consumo de energía suficientemente bajo, es imposible crear un receptor coherente de 100 Gbps que sea útil para redes ópticas comerciales (sistemas prototipo adecuados solo para demostraciones de laboratorio contrastando). Además, en el futuro, habrá muchos más enlaces de corto alcance que de largo alcance, por lo que tales ADC serán necesarios para enlaces de corto alcance de alta velocidad donde el bajo consumo de energía y el bajo costo son aún más importantes.
Estos ADC deben tener una frecuencia de muestreo de al menos 56 Gbps y una resolución de 6 bits o superior. El consumo de energía no debe ser superior a unos pocos vatios cada uno para mantenerse dentro de las limitaciones de energía impuestas por el sistema. Hasta hace poco, cumplir con estos requisitos y garantizar un rango dinámico suficiente para señales de entrada de hasta 15 GHz y más allá requería tecnologías como SiGe muy avanzado o CMOS de geometría ultrapequeña (40 nm o menos). Al extrapolar los avances históricos en el diseño de ADC, a fines de 2008 se predijo que no estaría disponible un ADC adecuado hasta 2013.
Unidad a CMOS ADC DSP de un solo chip
Un receptor coherente DP-QPSK requiere cuatro canales ADC porque hay dos polarizaciones ópticas (Figura 1). Para digitalizar las señales I/Q, cada canal requiere dos ADC. Para lograr una tasa de línea neta de 100 Gbps, use una tasa de baudios de al menos 28 Gbaud/s y tenga en cuenta la sobrecarga de requerir un ADC de 56 GSa/s. Los requisitos de SNR del sistema generalmente significan que se requiere una resolución de 6 bits o más para permitir cierto margen para ruido y distorsión adicionales. Entonces, para cuatro ADC, la velocidad de datos de salida al DSP es de 1,3 Tb/s. Si usa una resolución de 8 bits para obtener más margen o agrega un AGC digital después del ADC, obtiene 1,8 Tb/s.
Si el ADC no está integrado con el DSP, esta enorme cantidad de datos tendría que enviarse entre chips, lo que no solo es difícil de implementar (una gran cantidad de canales a altas velocidades de datos), sino que también consume mucha energía. Consumir. Para serialización, deserialización y transmisión. Incluso utilizando la cifra optimista de 100 mW/canal para un canal de 11 Gbps (transmisión ADC + recepción DSP) significa que se necesitan 3-4 W por ADC solo para transferir datos. Esto es aceptable para prototipos o demostradores, pero no para soluciones de producción.